Différences
Ci-dessous, les différences entre deux révisions de la page.
Les deux révisions précédentes Révision précédente Prochaine révision | Révision précédente | ||
howtos:papilio_duo [2015/06/12 11:01] – hackens | howtos:papilio_duo [2022/05/05 07:40] (Version actuelle) – modification externe 127.0.0.1 | ||
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Ligne 2: | Ligne 2: | ||
===== Troubleshooting ===== | ===== Troubleshooting ===== | ||
+ | |||
+ | ==== Je n' | ||
+ | |||
+ | sudo modprobe cdc-acm | ||
+ | |||
+ | ==== L'AVR ne marche pas comme prévu ==== | ||
+ | |||
+ | Appuyer sur le bouton RESET du FPGA ne reset pas l'AVR ! | ||
+ | |||
+ | ==== L'AVR n' | ||
+ | |||
+ | Attention, sur le pinout, c'est pas parce qu'un pin a un numéro d' | ||
==== L'AVR s' | ==== L'AVR s' | ||
Ligne 47: | Ligne 59: | ||
Par contre, ça marche très bien avec le cable FTDI en utilisant le module " | Par contre, ça marche très bien avec le cable FTDI en utilisant le module " | ||
+ | On peut aussi parler à l'AVR en serial puis le laisser répéter via le cable serial " | ||
+ | |||
+ | L' | ||
+ | |||
+ | ==== Mon design ne marche pas, c'est à cause des sorties 3.3V ? ==== | ||
+ | |||
+ | Parfois il est nécessaire de convertir les sorties 3.3V en sorties 5V avec un transistor, mais (de ce que j'en ai vécu) c'est surtout source de problème. N' | ||
+ | |||
+ | ==== Mon programme simule bien mais ISE ne veut pas générer le bitfile ! ==== | ||
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+ | Verilog est un langage puissant et certaines de ses fonctions (par exemple la division ou le délai (#)) ne sont pas synthétisables, | ||
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+ | ==== Le FPGA n' | ||
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+ | Changer de cable | ||
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+ | ==== Comment on flashe ? ==== | ||
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+ | http:// | ||
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