Différences
Ci-dessous, les différences entre deux révisions de la page.
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| howtos:papilio_duo [2015/06/12 11:03] – [Comment parler en serial depuis le FPGA via le cable ?] hackens | howtos:papilio_duo [2025/09/20 14:34] (Version actuelle) – hackens-pub | ||
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| Ligne 1: | Ligne 1: | ||
| + | < | ||
| + | |||
| ====== Papilio Duo ====== | ====== Papilio Duo ====== | ||
| ===== Troubleshooting ===== | ===== Troubleshooting ===== | ||
| + | |||
| + | ==== Je n' | ||
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| + | `sudo modprobe cdc-acm` | ||
| + | |||
| + | ==== L'AVR ne marche pas comme prévu ==== | ||
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| + | Appuyer sur le bouton RESET du FPGA ne reset pas l'AVR ! | ||
| + | |||
| + | ==== L'AVR n' | ||
| + | |||
| + | Attention, sur le pinout, c'est pas parce qu'un pin a un numéro d' | ||
| ==== L'AVR s' | ==== L'AVR s' | ||
| Ligne 50: | Ligne 64: | ||
| L' | L' | ||
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| + | ==== Mon design ne marche pas, c'est à cause des sorties 3.3V ? ==== | ||
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| + | Parfois il est nécessaire de convertir les sorties 3.3V en sorties 5V avec un transistor, mais (de ce que j'en ai vécu) c'est surtout source de problème. N' | ||
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| + | ==== Mon programme simule bien mais ISE ne veut pas générer le bitfile ! ==== | ||
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| + | Verilog est un langage puissant et certaines de ses fonctions (par exemple la division ou le délai (#)) ne sont pas synthétisables, | ||
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| + | ==== Le FPGA n' | ||
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| + | Changer de cable | ||
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| + | ==== Comment on flashe ? ==== | ||
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| + | http:// | ||
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